אנחנו מחפשים Junior Verification engineer לחברה גלובאלית ענקית היושבת בתל אביב.
במסגרת התפקיד:
אחריות על כל מחזור החיים של ויריפיקציה - מתכנון הוריפיקציה ועד ביצוע בדיקות, איסוף וסגירת כיסוי.
תכנון האימות של בלוקים דיגיטליים מורכבים, המכילים מעבדים משובצים, על ידי הבנה מלאה של מפרט התכנון ואינטראקציה עם מהנדסי תכנון ותוכנה לזיהוי תרחישי אימות חשובים.
יצירת סביבה לאימות אוטומטי ומבוסס אילוצים באמצעות SystemVerilog ושפות תסריט.
זיהוי וכתיבת כל סוגי מדדי הכיסוי עבור גירויים ומקרי קצה.
ניפוי בדיקות יחד עם מהנדסי התכנון על מנת לספק בלוקים תכנוניים תקינים מבחינה פונקציונלית.
שיתוף פעולה הדוק עם מהנדסי תכנון ואימות בפרויקטים פעילים וביצוע אימות מעשי.
סגירת מדדי כיסוי לזיהוי חורים באימות והתקדמות לקראת tape-out.
דרישות:
תואר ראשון בהנדסת אלקטרוניקה
לפחות שנה ניסיון בוריפיקציה (אפשר ניסיון גם כסטודנט/ית)
ידע בשיטות וריפיקציה, כלים (סימולטורים, כלים לכיסוי, טענות, פורמליים וכו') וטכניקות
ידע רחב ב-SystemVerilog ו-Verilog
ידע טוב בסביבת Unix ושפות תסריט: Python, Tcl, C Shell, PERL המשרה מיועדת לנשים ולגברים כאחד.